Descripción: INTEGRAPH SCHEM SYNTH/SIM LIBRA
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Descripción: INTEGRAPH SCHEM SYNTH/SIM LIBRA
Descripción: MAINT EXEMPLAR SYNTHESIS
Descripción: EXEMPLAR SYNTHESIS LIBS/INTRFC
Descripción: MENTOR V8 LIBRARIES/INTERFACE
Descripción: ATMEL SYNARIO VHDL SYNTHESIS OPT
Descripción: ATMEL SYNARIO VERILOG SIM OPTION
Descripción: EXEMPLAR SYNTHESIS LIBS/INTRFC
Descripción: SYNOPSYS LIBRARIES/INTRFC MAINT
Descripción: DESIGN SYS PWRVIEW/SIMUL 20K GAS
Descripción: MAINT FPGA 20K GA VIEWLOGIC SYS
Descripción: MENTOR V8 LIBRARIES/INTRFC MAINT
Descripción: INTEGRAPH SCHEM SYNTH/SIM MAINT
Descripción: CADENCE VERILOG LIB/INTRFC MAINT
Descripción: MAINT 10K VIEWLOGIC UPGRADE
Descripción: ATMEL SYNARIO BASIC PACKAGE
Descripción: CADENCE LIRARIES/INTRFC MAINT
Descripción: MAINT 20K VIEWLOGIC UPGRADE
Descripción: ATMEL SYNARIO VHDL SYNTHESIS OPT